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アイテム
A Graph Rewriting Approach for Converting Asynchronous ROMs into Synchronous Ones
https://hiroshima.repo.nii.ac.jp/records/2007057
https://hiroshima.repo.nii.ac.jp/records/2007057fb44ca8a-0b20-418d-ae46-38b4932761c0
| 名前 / ファイル | ライセンス | アクション |
|---|---|---|
IEICETransInfSyst_E94D-12_2378.pdf (476.7 KB)
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| Item type | デフォルトアイテムタイプ_（フル）(1) | |||||||||||
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| 公開日 | 2023-03-18 | |||||||||||
| タイトル | ||||||||||||
| タイトル | A Graph Rewriting Approach for Converting Asynchronous ROMs into Synchronous Ones | |||||||||||
| 言語 | en | |||||||||||
| 作成者 |
Mondal, Md Nazrul Islam
× Mondal, Md Nazrul Islam
× Nakano, Koji
× Ito, Yasuaki
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| アクセス権 | ||||||||||||
| アクセス権 | open access | |||||||||||
| アクセス権URI | http://purl.org/coar/access_right/c_abf2 | |||||||||||
| 権利情報 | ||||||||||||
| 権利情報 | Copyright (c) 2011 The Institute of Electronics, Information and Communication Engineers | |||||||||||
| 主題 | ||||||||||||
| 主題Scheme | Other | |||||||||||
| 主題 | FPGA | |||||||||||
| 主題 | ||||||||||||
| 主題Scheme | Other | |||||||||||
| 主題 | block RAMs | |||||||||||
| 主題 | ||||||||||||
| 主題Scheme | Other | |||||||||||
| 主題 | asynchronous read operations | |||||||||||
| 主題 | ||||||||||||
| 主題Scheme | Other | |||||||||||
| 主題 | rewriting algorithm | |||||||||||
| 主題 | ||||||||||||
| 主題Scheme | NDC | |||||||||||
| 主題 | 007 | |||||||||||
| 内容記述 | ||||||||||||
| 内容記述 | Most of FPGAs have Configurable Logic Blocks (CLBs) to implement combinational and sequential circuits and block RAMs to implement Random Access Memories (RAMs) and Read Only Memories (ROMs). Circuit design that minimizes the number of clock cycles is easy if we use asynchronous read operations. However, most of FPGAs support synchronous read operations, but do not support asynchronous read operations. The main contribution of this paper is to provide one of the potent approaches to resolve this problem. We assume that a circuit using asynchronous ROMs designed by a non-expert or quickly designed by an expert is given. Our goal is to convert this circuit with asynchronous ROMs into an equivalent circuit with synchronous ones. The resulting circuit with synchronous ROMs can be embedded into FPGAs. We also discuss several techniques to decrease the latency and increase the clock frequency of the resulting circuits. | |||||||||||
| 言語 | en | |||||||||||
| 出版者 | ||||||||||||
| 出版者 | 電子情報通信学会 | |||||||||||
| 言語 | ||||||||||||
| 言語 | eng | |||||||||||
| 資源タイプ | ||||||||||||
| 資源タイプ識別子 | http://purl.org/coar/resource_type/c_6501 | |||||||||||
| 資源タイプ | journal article | |||||||||||
| 出版タイプ | ||||||||||||
| 出版タイプ | VoR | |||||||||||
| 出版タイプResource | http://purl.org/coar/version/c_970fb48d4fbd8a85 | |||||||||||
| 関連情報 | ||||||||||||
| 識別子タイプ | DOI | |||||||||||
| 関連識別子 | 10.1587/transinf.E94.D.2378 | |||||||||||
| 関連情報 | ||||||||||||
| 識別子タイプ | DOI | |||||||||||
| 関連識別子 | http://dx.doi.org/10.1587/transinf.E94.D.2378 | |||||||||||
| 収録物識別子 | ||||||||||||
| 収録物識別子タイプ | ISSN | |||||||||||
| 収録物識別子 | 0916-8532 | |||||||||||
| 収録物識別子 | ||||||||||||
| 収録物識別子タイプ | NCID | |||||||||||
| 収録物識別子 | AA10826272 | |||||||||||
| 開始ページ | ||||||||||||
| 開始ページ | 2378 | |||||||||||
| 書誌情報 |
IEICE Transactions on Information and Systems IEICE Transactions on Information and Systems 巻 E94D, 号 12, p. 2378-2388, 発行日 2011-12 |
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| 旧ID | 33775 | |||||||||||
